Aufgrund der exponentiell wachsenden Anzahl an aktiven Komponenten in einer integrierten Schaltung konnten über Jahre die Leistungsfähigkeit gesteigert und die Kosten gesenkt werden. Gleichzeitig wuchsen die Herausforderungen bezüglich der Zuverlässigkeit einer Schaltung und deren Energieaufnahme. Moderne ICs beinhalten mehr Transistoren als es Menschen auf dieser Erde gibt. Mechanismen wie bspw. redundante Schaltungsteile ermöglichen hier Teilausfälle zu kompensieren. Durch eine weitere Skalierung der Abmessungen als auch der Energieaufnahme je Operation werden Störeffekte durch äußere Einwirkung (z.B. ionisierende Strahlung) und aufgrund interner Effekte (z.B. elektromagnetische Verkopplung) verstärkt, Streuungen in den Eigenschaften der Komponenten erhöht und der verbleibende Störabstand aufgrund fortschreitender Spannungsreduktion (zur Energieeinsparung) weiter reduziert. Der Einsatz bekannter Fehlertoleranzkonzepte auf Architektur- und Schaltungsebene führt zu Mehraufwendungen bzgl. Fläche und Energie, die die erzielten Verbesserungen zukünftig überkompensieren. Ziel ist hier die physikalische Modellierung der Zuverlässigkeit und die Erarbeitung statistischer Fehlermodelle auf dieser physikalische Implementierungsebene, die auf der algorithmischen Systemebene die Beurteilung der Zuverlässigkeit und geeignete Auslegung von Gegenmaßnahmen erlauben. Dies schließt die Schritte ein, einzelne Komponenten selektiv auszutauschen – wie beispielweise den Standardzellen, um so Teilprobleme auf eine bestimmten Ebene zu adressieren.

Darüber hinaus werden Konzepte erarbeitet, zufällige und/oder deterministische Fehler zu tolerieren. Hier stellt der Entwurf von Speichern ein klassisches Beispiel im Bereich Fehlererkennung und Korrektur dar. Aufgrund der aggressiven Skalierung der verwendeten Speicherzellen zur Erzielung gewünschter Integrationsdichten leiden diese stärker unter den Prozessstreuungen im Vergleich zu den arithmetischen und logischen Schaltungen. Bekannte Konzepte zu Fehlererkennung und Korrektur können signifikanten Mehraufwand benötigen insbesondere, wenn diese auch die relativ hohen Bitfehlerraten absichern sollen, welche bei reduzierten Speisespannungen auftreten. Der Entwurf von Speichern hoher Integrationsdichte und geringer Leistungsaufnahme bei Einhaltung einer spezifizierten Zuverlässigkeit bleibt ein hochaktuelles Forschungsthema, dass all Entwurfsebenen von der Architektur über den Schaltungsentwurf hin zu den Bauelementen umfasst.

Ein klassisches Anwendungsbeispiel ist die digitale Signalverarbeitung am Ende einer analogen Übertragungskette, welche bereits zur Korrektur von Fehlern in der analogen Übertragung Korrekturmechanismen bereithält. Darüber hinaus eröffnen moderne Algorithmen im Bereich des maschinellen Lernens (bspw. DNN) neue Möglichkeiten im Entwurfsraum, da hier die statistische Verteilung der Ergebnisse an Bedeutung gewinnt – im Gegensatz zu den exakten Einzelergebnissen wie es bspw. bei Bankgeschäften notwendig ist.